Freepdk15 layout tutorial 2 – ncsu eda wiki ieee standard para ethernet

Cree una celda llamada “nand2”, y haga un esquema como el que se muestra a continuación. Dale a cada transistor tres aletas. Tenga en cuenta que puede agregar un “nombre de cable” a los nodos internos seleccionando crear->nombre del cable o presionando la tecla “l” (minúscula “L”). La figura muestra que al nodo entre los dos transistores NMOS se le ha dado el nombre “X”. Cuando genera una lista de redes HSPICE, este nodo ahora tendrá un nombre más significativo, en lugar de algo aleatorio como “NET41”.

Abra el diseño y haga algunos cambios. Primero, ya no usaremos las capas M1A y M1B, ya que no son compatibles con LVS y la extracción de parásitos. En su lugar, utilizaremos M1, que es un "incoloro" La capa que la ética en la comunicación empresarial utiliza las reglas de espaciado más densas (i.E. Reglas de espaciado de M1A a M1B, en lugar de reglas de espaciado de M1A a M1A). Seleccione cada forma M1A y M1B y luego presione la tecla "q" Clave para editar sus propiedades. Letras de la eterna llama. Cambia la capa a M1 y haz clic. "De acuerdo". Tenga en cuenta que si tiene varias formas seleccionadas, puede hacer clic en "común" Botón en el cuadro de diálogo de propiedades para cambiar la capa para múltiples formas al mismo tiempo. Después de cambiar las formas, cambie las instancias a través de intercambiar las vías M1A_AIL2 y M1B_AIL2 por M1_AIL2. Esto se puede hacer en el diálogo de propiedades cambiando el nombre de la celda. También intercambia la M1A_GIL por M1_GIL. Cuando hayas terminado, asumiendo que tienes la "usado" casilla de verificación seleccionada en su lista de capas, debería ver solo aparecer M1 en la lista de capas, y M1A y M1B deberían desaparecer.

Ahora agregue otro dedo a cada transistor agregando dos instancias cada una de nmos_pcell y pmos_pcell a la derecha de las instancias nmos / pmos_pcell que ya están allí. Cambie el parámetro GATE para estas instancias de A a B. Luego, asegúrese de que las formas GATEA y GATEB se superpongan exactamente. Finalmente, pinte un pequeño rectángulo de GATEA para conectar la nueva forma simulada como se muestra a continuación. Lo que antes era una forma GATEB ficticia ahora es un nuevo transistor que comparte la misma área activa.

Para realizar un diseño contra esquema (LVS), seleccione calibre->ejecute LVS …. Aparece el formulario LVS, como se muestra a continuación. Si no ve aparecer la ventana, o si recibe un error, es posible que no haya escrito "agregar calibre" como se indica arriba en la línea de ética. Deberá salir de virtoso, cerrar sesión y volver a iniciar sesión, configurando su entorno en el orden correcto. Si eso todavía no funciona, intente escribir ‘mgc_calibre_run_lvs’ en el CIW.

El archivo de informe LVS – NAND2.Lvs.Report también se abre y una parte del informe se muestra a continuación. Tenga en cuenta que la lista de redes se transformó para una comprobación más rápida y que la función NAND se reconoció en la transformación tanto en el diseño como en el esquema (lo que se denomina "fuente" por calibre). Tenga en cuenta también que los pines se reconocieron como puntos de correspondencia.

¿Cómo descubrirías cuál es el problema de toda esta información? Una cosa que debe notar es que el número de redes aparece como 7 en el diseño, pero solo 6 en el esquema (bajo el INICIAL et mail login NUMBERS OF OBJECTS). Eso significa que hay un circuito abierto en alguna parte. Puede hacer doble clic en las redes en el RVE y se deben resaltar en el diseño. También puede decirle a la RVE que dibuje un esquema simple que haya extraído del diseño en la RVE. Utilizo esta característica muy a menudo al depurar errores de LVS. Asegúrate de que todo esté conectado como crees que debería estarlo.

También puede hacer un cortocircuito a propósito en el diseño o en el esquema para ver un error. Intente cometer algunos errores más para familiarizarse con la depuración de errores LVS. (NOTA IMPORTANTE: siempre que realice un cambio en el esquema, asegúrese de "comprobar y guardar" y no solo "salvar", antes de ejecutar LVS una vez más. Si no lo hace, el LVS dará un error diciendo que no puede exportar el esquema.) Un aspecto que actualmente no se verifica por nuestras reglas de LHS del precio de la acción de ethereum es las dimensiones del transistor. Por lo tanto, el cambio de parámetros como NFINS, W y L en el esquema no afectará en absoluto a la verificación de LVS. Esperamos arreglar esto en una versión futura del freepdk15.

Tenga en cuenta también que calibre ha extraído las dimensiones de cada transistor y las regiones de fuente / drenaje para la simulación de HSPICE. Los parámetros L y NFIN se configuran como cabría esperar, pero el parámetro W coincide con el ancho de la forma ACT en el diseño, no con el ancho efectivo del transistor. Eso está bien, porque el modelo de transistor BSIM-CMG ignorará el parámetro W cuando el parámetro NFIN esté presente. Además, tenga en cuenta que para los transistores MM2. & MM3, las áreas y los perímetros son más pequeños para las regiones de fuente / drenaje compartidas que para las regiones no compartidas. Calibre está calculando estas áreas de acuerdo con las formas en el diseño para una simulación HSPICE más precisa. Puede notar que estos valores también son diferentes para MM0 y MM1, pero un error en nuestras reglas de LVS actualmente impide la extracción correcta de estos valores. Anticipamos arreglar este error pronto.

Mirando a través de los archivos mezmur ortodoxos etíopes .Pex y .Pxi, debería ver que incluso este circuito tan simple ha dado como resultado cientos de condensadores y resistencias. Este nivel de detalle es necesario para lograr el mayor grado de precisión, pero para circuitos más grandes, puede reducir la velocidad de una simulación HSPICE a un rastreo. Si bien la importancia de la ética en el lugar de trabajo, las resistencias en pdf son necesarias para comprender con precisión el retraso de un circuito, la disipación de potencia se puede predecir muy bien usando solo capacitancias. A menudo llamamos a esto un "modelo C-lumped" para una red, a diferencia de una "Modelo de arbol RC".

Vuelva a ejecutar PEX como en la sección anterior para generar la vista de la celda de calibre en la vista de la celda del administrador de diseño (vea la prueba de la lista de redes extraída en la sección de simulación a continuación), y debería encontrar que solo tiene capacidades. No solo eso, sino que el número de capacitancias se ha reducido en un factor de 10. Además, si ve manualmente la lista de redes, es más fácil de leer y reconocer desde su esquema original. Por último, tenga en cuenta que el archivo. "NAND2.Pex.Netlist.Pex" ya no se usa (o se crea), porque no hay un árbol RC para cada red.

La forma más sencilla de utilizar su extracción paracítica necesita ir a ADE L->preparar->entorno y agregue la palabra calibre al principio de la lista de vista de cambio. Es importante agregar al principio, ya que cuando se ejecuta la lista de redes, busca las vistas de celda en ese orden. Los elementos al principio de la lista tienen una prioridad más alta que aquellos al final de la lista. Esto es simple y rápido, pero tiene limitaciones, ya que la vista extraída siempre se utilizará. A continuación detallo un método más avanzado en el editor de configuración y jerarquía.

Una vez que haya creado el nombre de la vista de celda, debería obtener una ventana emergente para la configuración (si no es así, haga doble clic en el botón de la vista de configuración en el administrador de bibliotecas, si lo hace, querrá asegurarse de abrir la vista de configuración y vista de la celda superior). La celda superior debe leer su biblioteca actual y el nombre del banco de pruebas. Luego haga clic en Examinar y seleccione el esquema del banco de pruebas para la vista.

Entonces, en ese caso, seleccione "OTRO" en lugar de hspiced y luego complete el nombre del archivo y la ruta. Asegúrese de que no haya espacios en blanco finales si hay, entonces la plantilla no completará los valores correctos y estará en blanco después de hacer clic en Aceptar. Una vez que agregue el nombre de archivo en haga clic en Aceptar. Automáticamente llenará los campos de enlaces globales (una vez más, si están en blanco, la ruta del archivo de la plantilla es incorrecta, asegúrese de que no haya espacios en blanco). Debería ver hspice en la lista de enlaces globales. Si elige hspiced, entonces debería ver hspiced en los enlaces globales. Haga clic en Aceptar

Ahora se le presenta un editor de jerarquía con todas sus celdas y bibliotecas. A continuación, puede hacer clic con el botón derecho en la vista (por lo general, de forma predeterminada, el esquema), establecer la vista de celda y usarla del menú desplegable y usar el esquema o la vista de calibre para la simulación. Cuando en las opciones de ethereum realice cambios, debe actualizar en el menú de vista para reflejar los cambios. También puede iniciar ADE L desde el editor de jerarquía y realizar simulaciones. Tenga en cuenta que usted querrá asegurarse de que su simulador es hspiced o HSPICE en el ADE L -> preparar -> simulador / directorio / host … El menú se configura de manera predeterminada en AMS cuando se usa la vista de configuración.

Debería poder crear algunos vectores de entrada para las entradas A y B de dos terminales. Aquí, por ejemplo, yo uso dos “vpulse” como entradas para A y B. El uno para A tiene 0 y 0.8 V como voltaje niveles, con el tiempo de ciclo 200ps, el tiempo de subida 20ps y el ancho de pulso 80ps; El choque de ethereum para B también tiene niveles de voltaje de 0 y 0,8 V, con el tiempo de ciclo de 400ps, el tiempo de subida de 20ps y el ancho de pulso de 180ps. Luego inicie ADE L como lo hizo en los tutoriales anteriores, configure la simulación de transitorios de 0 a 1n, y también seleccione las redes A, B, Z para trazar, como se muestra a continuación:

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